Plusieurs méthodes ont été proposées dans la littérature pour l'estimation de la fiabilité, mais étant donnée la complexité de l'analyse, chaque méthode a des limitations d'application, comme la restriction à une seule faute, la restriction à une seule sortie, la restriction à un seul chemin logique ou la restriction à un sous-ensemble des entrées. Pour permettre l'application de ces méthodes d'une façon adaptée aux contraintes de projet, l'estimation de la fiabilité doit être intégrée dans le flot de conception. La réduction prévue pour la fiabilité des composants intégrés obligera les concepteurs à l'implémentation des méthodes de durcissement des circuits, mais avec un surcoût très limité. L'estimation de la fiabilité des circuits logiques pendant les étapes initiales de projet est un pas fondamental pour la conception des circuits nanométriques.
IOFF SIGNIFICA MICROELETRONICA PLUS
Son utilisation dans les circuits logiques non critiques dépendra directement de son rapport coût/bénéfice, ce qui n'est pas évident à déterminer, d'autant plus que l'occurrence de multiples fautes simultanées deviendra une réalité. Historiquement, les techniques de tolérance aux pannes étaient destinées aux circuits de mission critique, à cause des surcoûts matériels, de performance et de consommation d'énergie associés à son application. Selon quelques études, la probabilité d'occurrence des fautes transitoires dans les systèmes nanométriques montera au fur et à mesure de l'augmentation de densité des composants intégrés, atteignant le même niveau observé dans les mémoires, où les fautes transitoires sont plus facilement traitées. La fiabilité d'opération des circuits reste un problème critique, pour lequel les solutions proposées font appel aux techniques de tolérance aux pannes. Les technologies émergentes, conçues pour étendre, complémenter, voire substituer la technologie CMOS, seront très sensibles aux variations paramétriques des composants et aux défauts de fabrication. La majorité des problèmes associés à la réduction des structures CMOS amène à une réduction du rendement de fabrication et de la fiabilité d'opération des circuits. Ces défis sont liés à des limitations d'ordre physique, économique et technologique, et se traduisent en un changement du comportement des structures fortement intégrées et en une difficulté pour les fabriquer avec la précision nécessaire. Pourtant, la production des circuits nanométriques présente des défis de plus en plus critiques, qui demandent des efforts considérables de la communauté scientifique.
L'entrée de la technologie CMOS dans les dimensions nanométriques résulte de l'évolution prévue pour les circuits intégrés, déterminée par l'industrie des semi-conducteurs d'après les feuilles de route établies selon la loi de Moore.
0 kommentar(er)
